据IT之家10月5日报道，泛林集团（Lam Research）于当地时间9月29日提出自对准互补场效应晶体管（SA-CFET）架构，探索将CMOS晶体管继续推进至1nm及以下节点。其数字孪生建模结果显示，6T SRAM位单元面积可达0.0094平方微米，相比N3缩小52.7%，相比A7 CFET设计缩小19%。
这组面积数据来自建模验证。泛林集团介绍，其Semiverse Solutions团队利用SEMulator3D数字孪生工艺建模，对SA-CFET的工艺流程和器件结构进行了验证。建模显示，该架构可用于构建6T SRAM单元，以及非门、与非门、或非门等逻辑单元。
CFET的思路是把NMOS和PMOS器件垂直堆叠，而不是在平面上并排布置。报道解释，这种结构可以在相同平面面积内提高器件密度。泛林集团认为，随着尺寸进一步缩小，现有硅基GAA纳米片架构可能面临漏电增加、迁移率下降、接触与寄生电阻更加突出等问题，仅靠缩小平面尺寸来提升密度会越来越困难。
但垂直堆叠也有集成难题，包括金属栅极隔离复杂、接触区域拥挤。SA-CFET围绕三个自对准模块展开：自对准埋入式电源轨（SA-BPR）、自对准触点（SA-CT）和自对准硅通孔（SA-TSV）。泛林提出用这些模块扩大边缘放置误差窗口、缓解接触拥挤，将原本对套刻精度要求很高的步骤转化为自对准工艺，提高工艺裕度。
具体设计采用非金属栅极切割和中间介质隔离（MDI）来实现功函数分离，同时保持与N3规范兼容，即42nm接触栅极间距和21nm金属间距。此次已披露的进展是架构提出及数字孪生建模验证；面向1nm及以下节点的推进，仍是泛林对这一架构潜力的判断。