芯片未来如何继续增加晶体管密度？英特尔技术负责人给出的方向是向上堆叠，但这并不意味着远期路线已经确定。据华尔街见闻10月23日报道，科技播客主持人Dwarkesh Patel走访英特尔晶圆厂和研究实验室两天，与五位技术负责人对话，讨论环绕栅极、背面供电和CFET等技术。
晶体管结构的演进，首先是为了解决尺寸缩小后的漏电问题。平面晶体管的栅极只从上方控制沟道，FinFET将沟道立成薄鳍，让栅极从三面包住；环绕栅极则把沟道做成悬空薄带，由栅极环绕控制。负责英特尔现有量产制程开发的Chris Auth表示，环绕栅极早在上世纪90年代就已是已知方向，但此前的应变硅、高K金属栅和FinFET等步骤并没有被跳过。
再往前看，CFET要改变的是晶体管的摆放方式：把目前并排放置的N型和P型晶体管改为上下叠放。报道介绍，这样能在相同面积放入两倍数量的晶体管，代价则是层间走线和散热更困难。这是对下一步结构方向的讨论，并非已经落地的量产结果。
对于2045年，Chris Auth设想，晶体管与互连可能交替向上堆叠。他以已有三维结构的NAND闪存为参照，并认为DRAM迟早也会走向三维。但他同时强调，散热将持续构成限制：算力不仅取决于开关速度和耗电，还取决于热量能否散出去。他对技术扩展的能见度估计约为四年，谈到十年后的具体形态则十分谨慎。
制造设备是另一项约束。节目中，Patel提到AI算力十年来每年增长3倍；英特尔首席技术官则估算，现有全球设备大概只够将先进制程晶圆产量翻一倍。前者描述算力增长，后者估计设备能支持的晶圆产量扩张，两者并非同一指标，也不能据此直接推算未来芯片供给缺口。
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